“等待上升沿（clk）”与“如果上升沿（clk）”有什么区别？

我在 VHDL 中遇到了两种风格的过程语句。

process(clk)
begin
    if rising_edge(clk)
...do something...

另一种是

process
begin
    wait until rising_edge(clk)
    ...do something...

每种方法的优点和缺点是什么？

假设...第二个示例的部分没有任何wait声明，这两种形式在语义上是等效的。

它们在模拟中的行为相同。

然而，第一种形式是推荐的综合风格，并且被许多人认为更具可读性。