VHDL 中的行为模型程序和数据流模型程序之间的混淆

我正在使用 Douglas L Perry 所著的教科书“VHDL：示例编程”，第四版。他在第 4 页给出了 Dataflow 编程模型的示例：

Code I:

ENTITY mux IS
PORT ( a, b, c, d : IN BIT;
s0, s1 : IN BIT;
x, : OUT BIT);
END mux;
ARCHITECTURE dataflow OF mux IS
SIGNAL select : INTEGER;
BEGIN
select <= 0 WHEN s0 = ‘0’ AND s1 = ‘0’ ELSE
          1 WHEN s0 = ‘1’ AND s1 = ‘0’ ELSE
          2 WHEN s0 = ‘0’ AND s1 = ‘1’ ELSE
          3;
x <= a AFTER 0.5 NS WHEN select = 0 ELSE
     b AFTER 0.5 NS WHEN select = 1 ELSE
     c AFTER 0.5 NS WHEN select = 2 ELSE
     d AFTER 0.5 NS;
END dataflow;

现在在第 17 页，Code II

LIBRARY IEEE;
USE IEEE.std_logic_1164.ALL;
ENTITY mux4 IS
PORT ( i0, i1, i2, i3, a, b : IN std_logic;
PORT ( i0, i1, i2, i3, a, q : OUT std_logic);
END mux4;
ARCHITECTURE mux4 OF mux4 IS
SIGNAL sel: INTEGER;
BEGIN
WITH sel SELECT
q <= i0 AFTER 10 ns WHEN 0,
q <= i1 AFTER 10 ns WHEN 1,
q <= i2 AFTER 10 ns WHEN 2,
q <= i3 AFTER 10 ns WHEN 3,
q <= ‘X’ AFTER 10 ns WHEN OTHERS;
sel <= 0 WHEN a = ‘0’ AND b = ‘0’ ELSE
       1 WHEN a = ‘1’ AND b = ‘0’ ELSE
       2 WHEN a = ‘0’ AND b = ‘1’ ELSE
       3 WHEN a = ‘1’ AND b = ‘1’ ELSE
       4;
END mux4;

这应该是一个行为模型，按照同一教科书。除了变量名称的差异之外，我在这里看到的唯一主要区别是有一个额外的语句

WITH sel SELECT

在第二种情况下，语法差异很小。此代码 II 是并发的。但从互联网上的其他来源（如下所列），我发现行为模型应该是连续的。我应该相信哪一个？

现在从互联网的其他一些来源来看，这些模型的定义如下：

行为 - 电路被描述为 I/O 关系，使用顺序的a 内的语句process.

数据流 - 使用以下方式描述电路同时声明

-圣何塞州立大学

行为 – 描述如何使用结构化从输入导出输出 声明。

数据流——描述数据如何流动。

-阿克伦大学工程学院

这里我不明白结构化语句是什么意思。

在行为级别中，存在 process 关键字

在数据流级别，存在并发语句（

这是在一个在线论坛上看到的。

行为模型的流程声明是强制性的吗？

代码 I 和 II 之间的实际区别是什么？据作者称，他们有不同的模型、数据流和行为。我不明白这怎么可能。我应该相信什么？

最后，Perry D L，第 45、46 页：

LIBRARY IEEE;
USE IEEE.std_logic_1164ALL;
ENTITY mux IS
PORT (i0, i1, i2, i3, a, b : IN std_logic;
PORT (q : OUT std_logic);
END mux;
ARCHITECTURE better OF mux IS
BEGIN
PROCESS ( i0, i1, i2, i3, a, b )
VARIABLE muxval : INTEGER;
BEGIN
muxval := 0;
IF (a = ‘1’) THEN
muxval := muxval + 1;
END IF;
IF (b = ‘1’) THEN
muxval := muxval + 2;
END IF;
CASE muxval IS
WHEN 0 =>
q <= I0 AFTER 10 ns;
WHEN 1 =>
q <= I1 AFTER 10 ns;
WHEN 2 =>
q <= I2 AFTER 10 ns;
WHEN 3 =>
q <= I3 AFTER 10 ns;
WHEN OTHERS =>
NULL;
END CASE;
END PROCESS;
END better;

这是 MUX 的顺序版本。根据其他定义，这应该是行为，但作者没有这么说。您能解答我对这些模型的困惑吗？

不要寻找这些术语的数学上严格的描述；它们比这要模糊得多，松散的分类可能会重叠。

我认为“数据流”在这里相当清楚；它确实描述了数据流，并且用并发语句来描述它。但我想补充一点，每个并发语句都会被其输入的变化唤醒并提供其输出；因此（重要的是：）事情发生的顺序和源代码中元素的顺序之间没有对应关系。在这方面，它与函数式编程有很多共同点。前两个模型都是数据流模型； (I) 中的元素按逻辑顺序排列，而 (II) 则不是。

“行为”也应该相当清楚——它只是根据电路的行为来描述电路。

但事实并非如此一般来说与数据流相反 - 尽管你的圣何塞报价有些正确 - 行为描述是commonly顺序只是因为顺序范例（在 VHDL 进程内）对于程序员来说是常见且熟悉的。即便如此，几个这样的进程相互交互的行为是……数据流。

行为的那么不正确地反对dataflow。更正确的是反对RTL（注册传输级别）和结构性的其含义相当明确。

结构描述由许多构建块（门、多路复用器、整个 CPU）以及将它们互连的信号组成：文本框图（可能是从图形框图自动生成的）。因此，它可以是最低级别（请参阅此处有关在门外制作加法器的常见问题！）或最高级别（将 CPU 连接到内存、外设等）。

RTL 描述是相当低级的；它描述了存储元素（寄存器）之间的数据传输和操作，并且在进程内是通用的；它很像（行为）C 程序的汇编语言列表。

最后 - 太多的描述和太多无关的细节会妨碍正确的设计工作。查看手头的任务，提取其本质，然后实施它。

多路复用器根据所需元素的索引选择输入元素集合之一。最自然的索引形式通常是整数类型，很少包括负索引，而 VHDL 中最自然的集合形式是……数组。

那么为什么不写

ENTITY mux IS
  PORT ( a, b, c, d : in BIT;
         sel        : in natural range 0 to 3;
         x          : out BIT);
END mux;
ARCHITECTURE simple OF mux IS
SIGNAL values : array (0 to 3) of BIT;
BEGIN
   values <= a & b & c & d;
   x      <= values(sel);   -- after 0.5 ns; if you need to model timing!
END simple;

或者更好，将“值”作为输入端口......