用几个 1 位 ALU 制作一个 4 位 ALU

我正在尝试将几个 1 位 ALU 组合成一个 4 位 ALU。我对如何在 VHDL 中实际执行此操作感到困惑。这是我正在使用的 1 位 ALU 的代码：

component alu1 -- define the 1 bit alu component
  port(a, b: std_logic_vector(1 downto 0);
  m: in std_logic_vector(1 downto 0);
  result: out std_logic_vector(1 downto 0));
end alu1;

architecture behv1 of alu1 is
begin
  process(a, b, m)
  begin
   case m is
     when "00" =>
        result <= a + b;
      when "01" =>
        result <= a + (not b) + 1;
      when "10" =>
        result <= a and b;
      when "11" =>
        result <= a or b;
    end case
  end process
end behv1

我假设我将 alu1 定义为较大实体 alu4 的组件，但如何将它们连接在一起？

有趣的是你甚至会问这个问题。 VHDL 合成器非常能够推断您喜欢的任何加法器。您只需输入您需要的内容即可：

use ieee.numeric_std.all;
...
signal r : unsigned(3 downto 0);
signal a : unsigned(2 downto 0);
signal b : unsigned(2 downto 0);
signal c : unsigned(2 downto 0);
...
r  <=  a + b + c;

然后就可以切片了r以满足您的需求：

result  <=  std_logic_vector(r(2 downto 0));