reg 声明中的位顺序

如果我需要使用 4 个 8 位数字，我会声明以下 reg：

reg [7:0] numbers [3:0]

我对第一个和第二个声明（[7:0] 和 [3:0]）之间的区别感到很困惑。他们应该按什么顺序来？第一个是保留数字的大小，而第二个是保留数字的数量，还是反之亦然？而且，[7:0] 或 [0:7] 给出的顺序正确吗？

普通的数字数组看起来像这样，例如：

0000
0110
0001

有 3 个 4 位数字（0000、0110、0001）。我们可以使用数组索引来访问它们。因此，访问第二个数字的第一位数字是通过这样的方式完成的

a[0][1]

假设该数组存储在变量中a.

回到 Verilog，例如，如果我交换 reg 中的值或以相反的顺序声明它们 ([0:7])，访问元素会发生什么变化？

1. reg[7:0]是一个8位“寄存器”，或变量
2. reg[7:0] numbers[3:0]是一个具有 4 个元素的一维数组，名为numbers，每个都是一个8位寄存器
3. 的一个元素numbers被访问为numbers[index]
4. numbers[i][j]是一个位选择numbers[i]。它访问位j in the i的第 个元素numbers
5. 正如 toolic 所说，数组索引更传统的是 编号的[lsb:msb]，但这没有充分的理由。

当分配两个对象时，位从左到右复制，就像 VHDL 一样。

Verilog 对位和部分选择以及数组索引的检查（非常）差。请参阅下面的代码。

module top;
   initial
     test;
   task test;
      reg[3:0] a[0:1];
      reg[0:3] b[0:1];
      reg[2:5] c[0:1];
      begin
       a[0] = 4'b1101;
       a[1] = 4'b0110;
       a[2] = 4'b0001;                      // error, but not caught by Verilog

       $display("a[2] is %d", a[2]);        // modelsim produces no warning, prints 'a[2] is x'
       $display("a[0][4] is %b", a[0][4]);  // modelsim warns, and prints 'a[0][4] is x'

       $display(                            // produces '1.1.0.1'
         "a[0][3:0] is %b.%b.%b.%b", a[0][3], a[0][2], a[0][1], a[0][0]);

       b[0] = a[0];                         
       $display("b[0] is %d", b[0]);        // produces '13'
       $display(                            // produces '1.1.0.1'
         "b[0][0:3] is %b.%b.%b.%b", b[0][0], b[0][1], b[0][2], b[0][3]);

       c[0] = a[0];                         
       $display("c[0] is %d", c[0]);        // produces '13'
       $display(                            // produces '1.1.0.1'
         "c[0][2:5] is %b.%b.%b.%b", c[0][2], c[0][3], c[0][4], c[0][5]);
     end
   endtask
endmodule