Verilog 中的 If 语句和分配连线

我试图弄清楚基于组合逻辑分配电线的基础知识。

I have:

wire val;
wire x;
wire a;
wire b;

always @*
begin

if(val == 00)
 //I want to assign x = a
if(val == 01)
 //I want to assign x = b

end

where a and b是带有值的电线 - 和x是一条进入寄存器的电线。

如果您能指出我需要改变的正确方向，我将不胜感激。

wires 只能由assign语句，不能与 if 语句一起使用。 如果你改变x to reg类型，然后您将能够将其分配到始终块中。

这将合成完全相同，一个常见的误解是reg类型变量意味着一个寄存器，但它只是改变了值的分配方式。

或者，您可以使用带有三元运算符的赋值语句?:，如果您希望它保留为电线类型：

assign x = (val==0) ?   a : 
           (val==1) ?   b : 
                      'bx ;