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Verilog 按位或 ("|") 单子

2024-04-26

我见过 Verilog 代码，其中使用了按位或运算符（“|”）。目的是什么？

例如

| address[15:14]==0

or

|address[15:14]? io_din : ramrd

不能省略“|”吗在这些情况下？


在这种情况下，它充当归约运算符，例如：

|4'b1000 => 1'b1 (OR)
&4'b1000 => 1'b0 (AND)
^4'b1000 => 1'b1 (XOR)

|4'b0000 => 1'b0
&4'b1111 => 1'b1
^4'b1111 => 1'b0

将整个总线进行或运算为 1 位值，或者对整个总线应用 AND/XOR。

这被称为“一元”运算符，因为它只接受右手参数。 SystemVerilog IEEE1800-2012 的第 11.4.9 节介绍了它们。

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