Vivado 比特流消息：违反规​​则 (LUTLP-1) 组合循环

我在串流时遇到问题。该项目旨在创建一个占空比为 1:2 的时钟。综合和实现过程中没有任何问题。我尝试了几种方法来解决它。但他们的表现并不好。

module clock_div(clk, clk_out);
input clk;
output reg clk_out;

integer count1, count2;
reg clk_div;

always@(posedge clk)
begin
    count1 <= count1 + 1;
    if(count1 == 16666667)
    begin
        count1 <= 0;
        clk_div <= ~clk_div;
    end
end

always@(clk_div)
begin
    count2 <= count2 + 1;
    if(count2 == 1)
    begin
        clk_out <= ~clk_out;
    end
    else if(count2 == 3)
    begin
        count2 <= 0;
        clk_out <= ~clk_out;
    end
end
endmodule

Vivado给出的信息如下：

    [DRC 23-20] Rule violation (LUTLP-1) Combinatorial Loop - 231 LUT 
    cells form a combinatorial loop. 
    This can create a race condition. 
    Timing analysis may not be accurate. 
    The preferred resolution is to modify the design to remove 
    combinatorial logic loops. 
    To allow bitstream creation for designs with combinatorial logic loops 
    (not recommended), use this command: set_property SEVERITY {Warning} 
    [get_drc_checks LUTLP-1]. 
    NOTE: When using the Vivado Runs infrastructure (e.g. launch_runs Tcl 
    command), add this command to a .tcl file and add that file as a pre- 
    hook for write_bitstream step for the implementation run. 
    clk_out_reg_i_3, clk_out_reg_i_4, clk_out_reg_i_5, clk_out_reg_i_7, 
    clk_out_reg_i_8, clk_out_reg_i_10, clk_out_reg_i_11, clk_out_reg_i_12, 
    clk_out_reg_i_13, clk_out_reg_i_14, clk_out_reg_i_15, 
    clk_out_reg_i_16, clk_out_reg_i_17, clk_out_reg_i_20, clk_out_reg_i_21 
    (the first 15 of 231 listed).

如果有人能帮助我，我将不胜感激。

这是错误的：

always@(clk_div) // <<== WRONG!!!! 
begin
    count2 <= count2 + 1;
    if(count2 == 1)
    begin
        clk_out <= ~clk_out;
    end
    else if(count2 == 3)
    begin
        count2 <= 0;
        clk_out <= ~clk_out;
    end
end

您使用的敏感度列表不完整。这导致仿真和综合之间不匹配。对于您想要合成的所有代码，请使用完整的敏感度列表或更容易使用：always@( * )

如果您在上面的部分中使用它，您会发现您的模拟不再有效。它将陷入无限循环。这正是该工具所抱怨的组合循环。

要解决这个问题，您应该将所有代码放入顶部部分：

always@(posedge clk)
begin
    count1 <= count1 + 1;
    if(count1 == 16666667)
    begin
        count1 <= 0;
        // Here you should make your 2:1 clock(s!) 
        // I leave that as an exercise to you
    end
end

Problem:
除以 16666667 时，您不会得到 2:1 时钟，而是得到 33333334:1 时钟。 除非你想要 clk_div 和 clk_out 之间有一个 2:1 的时钟，但 clk_div 没有出来。在这种情况下，在上面标记的部分中同时创建 clk_div 和 clk_out