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在编译时从 MASM/MASM64 检测架构
如何在编译时从 ASM 源文件检测目标架构是 I386 还是 AMD64 我正在使用 masm ml exe masm64 ml64 exe 来汇编 file32 asm 和 file64 asm 最好创建一个文件 file asm 其中应
Assembly
x8664
cpuarchitecture
MASM
masm32
LSD 能否从检测到的循环的下一次迭代中发出 uOP?
我正在研究 Haswell 端口 0 上的分支单元的功能 从一个非常简单的循环开始 BITS 64 GLOBAL start SECTION text start mov ecx 10000000 loop dec ecx jz end 1
Assembly
x86
cpuarchitecture
intelpmu
即使指针从未被取消引用,过数三指针中的硬件陷阱是如何发生的?
In his 2005 年 11 月 1 日 C 专栏 赫伯 萨特写道 int A 17 int endA A 17 for int ptr A ptr lt endA ptr 5 O 在某些 CPU 架构中 包括 当前的 上述代码 可能会
c
cpuarchitecture
pointerarithmetic
hardwaretraps
内存目标 BTS 为何会比 load / BTS reg,reg / store 慢得多?
在一般情况下 可以使用内存或寄存器操作数的指令如何会比内存操作数慢 mov mov gt 指令 gt mov mov 基于发现的吞吐量和延迟Agner Fog 的说明书 以我为例 查看 Skylake p238 我看到以下数字btr bts
performance
Assembly
x8664
cpuarchitecture
microcoding
我需要服务哪些 Android ABI(CPU 架构)?
我决定为不同的 ABI 上传多个 APK 以缩小我的 apk 文件大小大规模地 因此我用android gt splits gt abi gt enable true 应用程序级别build gradle 我遇到过这些不同的 APK 风格
Android
Gradle
GooglePlay
cpuarchitecture
在 x86-64 上,系统崩溃时“movnti”或“movntdq”指令是原子的吗?
当使用像Intel optane DCPMM这样的持久内存时 如果系统在执行movnt指令时崩溃 断电 重新启动后是否可以看到部分结果 For 4 或 8 字节movnti哪个 x86 保证原子用于其他目的 16字节SSEmovntdq m
x8664
atomic
cpuarchitecture
SSE
persistentmemory
如果我不使用栅栏,一个核心需要多长时间才能看到另一个核心的写入?
我一直在尝试用谷歌搜索我的问题 但老实说我不知道 如何简洁地陈述这个问题 假设我在多核英特尔系统中有两个线程 这些线程在同一个 NUMA 节点上运行 假设线程 1 向 X 写入一次 然后偶尔向前读取它 进一步假设线程 2 连续读取 X 如果
x86
intel
cpuarchitecture
memorybarriers
lockless
CPU的速度是否受到从内存中获取指令的速度的限制?
在学习汇编时 我意识到我应该将经常访问的数据放入寄存器而不是内存中 因为内存要慢得多 问题是 既然指令首先是从内存中获取的 那么CPU如何能够比内存运行得更快呢 CPU通常会花费大量时间等待内存中的指令吗 EDIT 要运行程序 我们需要将其
performance
memory
CPU
cpuarchitecture
对于 Intel Core i3/i7,数据从缓存集中逐出后的去向
Intel 中包含 L1 L2 缓存 并且 L1 L2 缓存是 8 路关联性 意味着一组中存在 8 个不同的缓存线 缓存行作为一个整体进行操作 这意味着如果我想从缓存行中删除几个字节 则整个缓存行将被删除 而不仅仅是我要删除的那些字节 我对
x86
intel
cpuarchitecture
processor
cpucache
是否有编译器标志表明缺少armv7s架构
随着iPhone 5和其他armv7s设备的出现 现有的 闭源 第3方框架 例如Flurry 存在兼容性问题 这些框架是在没有这种新架构的情况下构建的 一种选择是等到他们发布新版本 但我希望可能有一个编译器标志或我可以在我的 Xcode 项
ios
xcode
compilerconstruction
Linker
cpuarchitecture
无法禁用 Core i7 中的硬件预取器
我在尝试禁用 Core i7 系统中的硬件预取器时遇到错误 我按照链接中的方法进行操作如何以编程方式禁用硬件预取 在我的系统中 grep i msr boot config uname r CONFIG X86 DEBUGCTLMSR y
Linux
cpuarchitecture
microprocessors
Prefetch
MSR
系统如何选择正确的页表?
让我们关注单处理器计算机系统 据我所知 当创建进程时 就会建立页表 将虚拟地址映射到物理内存地址空间 每个进程都有自己的页表 存储在内核地址空间中 但是 由于不仅有一个进程在运行 并且会发生很多上下文切换 MMU 如何为进程选择正确的页表呢
process
x86
computerscience
processor
cpuarchitecture
提升无锁 spsc_queue 缓存内存访问
我需要非常关注当前多线程项目中的速度 延迟 我试图更好地理解缓存访问 我不清楚无锁队列 例如 boost lockfree spsc queue 如何在缓存级别访问 使用内存 我见过使用队列 其中需要由消费者核心操作的大对象的指针被推入队列
memory
boost
cpuarchitecture
lockfree
cpucache
整数除法大量用于什么?
分析https ridiculousfish com blog posts benchmarking libdivide m1 avx512 html发现新的 Apple CPU 花费了大量资源来使整数除法速度大大加快 这是一件令人惊讶的事
performance
cpuarchitecture
Division
integerdivision
instructions
加载和存储是唯一需要重新排序的指令吗?
我读过很多关于内存排序的文章 它们都只说 CPU 重新排序加载和存储 CPU 我对 x86 CPU 特别感兴趣 是否只重新排序加载和存储 而不重新排序它拥有的其余指令 乱序执行保留了按程序顺序运行的错觉对于单线程 核心 这就像C C as
x86
cpuarchitecture
memorybarriers
是否可以检测java中的处理器架构? [复制]
这个问题在这里已经有答案了 是否可以检测java中的处理器架构 像 x86 或 sun SPARC 等 如果是这样 我将如何去做呢 您可以尝试系统 getenv 要获取环境变量 请使用PROCESSOR ARCHITECTURE获取CPU架
Java
cpuarchitecture
原子操作的成本是多少?
原子操作 任何比较和交换或原子加 减 的成本是多少 消耗多少周期 它会暂停 SMP 或 NUMA 上的其他处理器 还是会阻止内存访问 它会刷新乱序 CPU 中的重新排序缓冲区吗 对缓存会有什么影响 我对现代流行的 CPU 感兴趣 x86 x
performance
atomic
cpuarchitecture
lockfree
为什么非正规浮点值处理起来较慢?
通常情况下 消耗或产生非正规值的浮点值比其他情况慢 有时慢得多 为什么会这样呢 如果是因为它们被软件捕获而不是直接在硬件中处理 据说在某些 CPU 上就是如此 那么为什么它们必须这样做呢 对于 IEEE 754 浮点 遇到的大多数操作数都是
floatingpoint
cpuarchitecture
alu
有没有办法检查处理器缓存最近是否已刷新?
在 i386 linux 上 如果可能的话 最好在 c c posix std libs proc 中 如果没有 是否有任何程序集或第三方库可以做到这一点 编辑 我正在尝试开发测试内核模块是否清除缓存行或整个处理器 使用 wbinvd 程序
Linux
x86
CPU
cpuarchitecture
cpucache
ARMv4/5/6 代码的哪些部分无法在 ARMv7 上运行?
据我了解 ARMv7 处理器 例如 Cortex A9 大多向后兼容旧版 ARM 架构版本的代码 不过 我读过相关报道尝试在 Cortex A8 上运行 ARM9 代码时出现段错误 例如 ARMv4 5 6 ARM7TDMI ARM9 AR
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