专栏前言 本专栏的内容主要是记录本人学习Verilog过程中的一些知识点,刷题网站用的是牛客网
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`timescale 1ns/1ns module JC_counter( input clk , input rst_n, output reg [3:0] Q ); always @ (posedge clk or negedge rst_n) begin if (~rst_n) Q <= 0 ; else Q <= {~Q[0], Q[3:1]} ; end endmodule