硬件设计---了解电源篇

2023-11-18

1、概述

在高速电路设计中一块单板上常存在多种电源(3.3V,1.8V,1.2V,1.0V,0.9V,0.75V等),有时光是对FPGA供电就需要五六种电源,为了便于使用往往用户只需要提供一种或几种电源,然后经过板上电源模块转换到各个目标电源进行使用,电源架构一般有集中式电源架构和分布式电源架构
1、集中式电源架构
即输入电压直接通过隔离DCDC模块转换到各个目标电压,但成本高,占用PCB面积大。

2、分布式电源架构
输入电源经过隔离DCDC电源转换到中间电源再经过非隔离电源模块转换到最终目标电压,节约成本,PCB面积占用相对小,但是效率较低。

在高速电路设计中常常使用分布式电源架构。

2、 电源类型

1、整流:将交流电转换为直流电的过程。
2、斩波:把某一电平的直流电转换成另一电平的直流电的过程。
3、逆变:将直流电转变为交流电的过程。
4、变频:把某一频率的交流电转换成另一频率的交流电的过程。
在单板设计过程中最常见的是斩波类型,即直流转直流电源类型,这类电路通常又分为两种类型电路:DC/DC、LDO

3、线性稳压电源

3.1、结构

线性稳压电源即LDO,通常由一个工作在线性区的调整管和差值放大器组成,通过R2、R2电阻分压对VOUT进行电压采样,然后送至差值放大器和基准电压比较差值并放大,从而通过控制调整管压降调整数输出电压,从本质上来说是基于反馈的原理。

3.2、参数

对参数的介绍用TI的3A 低压差 LDO tps74401示例:
① 输入电压范围:不同芯片见具体手册。
② 输出电压范围:分为固定输出、可调输出。
③ 最大输出电流:相对DCDC小。
④ 输入输出电压差VDO:与负载电流有关,往往负载电流越大,压差要求越高。

⑤ 功耗:LDO功耗相对DCDC高,应注意散热设计, P=(Vin-Vout) * I 。
⑥ 电源纹波抑止比PSRR:与输入频率、压差、负载电流等有关,表示输出电压受输入电压影响的量。PSRR越大表示输出受输入影响越小。 PSRR=20log[ripple (in) / ripple (out)]

⑦ 线性调整率:输出负载电流一定,输入电压变换对输出电压影响
⑧ 负载调整率:输入电压一定,输出负载电流变化对输出电压变化影响。

3.3、 LDO总结

一般LDO输出电压电流比较小,输出纹波和噪声小,适合用于精密器件如ADC/DAC/晶振/PLL等,(其模拟电源和数字电源通常需要分开供电,模拟电源一般要用LDO供电,数字电源可用DCDC或LDO供,同时模拟地和数字地需要分割处理然后通过磁珠或0R电阻单点连接,目的是减少数字噪声对模拟地干扰,当然也不是严格要求分割,如果数字地比较干净没什么噪声)LDO缺点是功耗较大、效率低只能做降压变换;设计时一般VDO越大PSRR越好,但VDO越大功耗也越大,设计时为了节省功耗VDO不能一味做到很大,需要综合考虑负载电流取合适的VDO;同时还要注意分压电阻取值不是任意的还要满足芯片对偏置电流的要求奥

4、DCDC电源

4.1、分类

LDO只能实现降压变换,而DCDC可以实现升压、降压、反向等操作,以降压为目的DCDC电源电路称为BUCK电路,以升压为目的DCDC电源电路称为BOOST电路,以反相为目的的电源电路称为BUCK-BOOST电路。

4.1.1、BUCK

BUCK电路由MOS管、续流二极管、LC电路组成,通过PWM波控制MOS管通断实现对电容进行充放电,从而实现开关电源输出,BUCK电路通常VIN>VOUT。
在这里插入图片描述

4.1.2、BOOST

BOOST电路由MOS管、续流二极管、LC电路组成,通过PWM波控制MOS管通断实现对电感进行充放电,充电时MOS管导通,MOS管关闭时由于L的自感效应,电流经过续流二极管向负载供电,从而实现开关电源输出,BOOST电路通常VIN<VOUT。
在这里插入图片描述

4.2、参数

以TI的LMZ31710示例:
① 输入电压范围:不同芯片见具体手册。
② 输出电压范围:一般为可调输出。
③ 最大输出电流:相对LDO更大。
⑤ 功耗:相对LDO功耗小效率高,随电流增大功耗越高。

⑥ 效率:和输出电流电压开关频率相关,根据手册提供曲线图可确定,效率越高说明同等条件下芯片功耗越小,n=输出功率 / 输入功率 = 输出功率 / (输出功率+功耗)。

⑦ 开关频率:一般在KHz-MHz范围,影响后级LDO PSRR参数。
在这里插入图片描述
⑧ 纹波:是指电源波动中的低频成分,一般 < 5MHz,由开关频率引起。

⑨ 噪声:是指电源波动中的高频成分,一般 > 5M,通常受随机白噪声和开关频率、周围信号干扰。

4.3、DCDC总结

DCDC作为隔离电源,支持升压降压和反相等变换,可以输出大电流,且功耗低效率高,但是缺点是输出电源纹波大,PCB占面积大。DCDC通常给数字电源供电,对有时序要求的情况,DCDC输入输出有较大时延可以保证时序,而LDO本身是无法保证上电时序的

本文内容由网友自发贡献,版权归原作者所有,本站不承担相应法律责任。如您发现有涉嫌抄袭侵权的内容,请联系:hwhale#tublm.com(使用前将#替换为@)

硬件设计---了解电源篇 的相关文章

  • 深入PCI与PCIe之一:硬件篇

    PCI总线和设备树是X86硬件体系内很重要的组成部分 几乎所有的外围硬件都以这样或那样的形式连接到PCI设备树上 虽然Intel为了方便各种IP的接入而提出IOSF总线 但是其主体接口 primary interface 还依然是PCIe形
  • cdc多bit信号-握手处理

    对于多bit数据跨时钟 各个bit之间路径延迟不一样 源时钟域给的数据是2 b11 目的时钟域采样到的数据可能2 b10 因此两级触发器对于单bit数据跨时钟是可以用的 但是对于多bit数据跨时钟就会出错 握手处理的关键是利用源的时钟req
  • PLL时钟约束

    方法 1 自动创建基时钟和 PLL 输出时钟 例 derive pll clocks 这一方法使您能够自动地约束 PLL 的输入和输出时钟 ALTPLL megafunction 中指定的 所有 PLL 参数都用于约束 PLL 的输入和输出
  • [FPGA系列] 扩展知识 --- 时钟小结

    一 基本概念 时钟域 由同一个时钟信号控制的区域 时钟抖动 Jitter 相对于理想时钟信号 实际时钟信号存在时而超前 时而之后的偏移 时钟偏斜 Skew 时钟信号到达数字电路各个部分所用时间的差异 时钟漂移 Wander 工程上解释 抖动
  • Xilinx平台SRIO介绍(二)SRIO IP核基础知识

    使用SRIO IP核必须掌握的基础知识 理解了这篇 剩下的只是代码罢了 汇总篇 Xilinx平台SRIO介绍 汇总篇 目录 前言 SRIO RapidIO GT 有什么关系
  • 最详细的Vivado安装教程

    V i v a d o 安 装
  • FPGA(3)验证数字逻辑(与门、与非门、二选一数据选择器、2-4译码器、半加器、全加器)

    目录 一 验证与门 二 验证与非门 三 验证二选一数据选择器 四 验证2 4译码器 五 验证半加器 六 验证全加器 0 初始化定义 1 第一个半加器 2 第二个半加器 3 得到最终进位Co 代码 0决定与 1决定或 一 验证与门 只要有一个
  • Xilinx AXI-memory接口 转 AXI-stream 接口(含源码)

    AXI memory接口 转 AXI stream 接口 AXI memory接口介绍 具体详情可以查看源码 AXI memory接口介绍 从图中我们可以看出memory接口有5个通道 分别是读地址通道 写地址通道 写响应通道 读数据通道
  • 输入延时(Input Delay)与输出延时(Output Delay)

    一 设置输入延时 Input Delay 1 不同的路径需要使用不同的约束 2 输入延时的定义 由下图可以看出Input Delay是以上游芯片的时钟发送沿为参考 上游的输出数据到达FPGA的外部输入端口之间的延迟 输入延迟 input d
  • 【PIPE】流水线设计中的基本模块

    大概分成以下几节 1 概述及协议 2 valid forward valid超前 3 bubble collapse 消除气爆 4 input output skid 不知中文怎么说 5 pipe halt 流水停顿 6 idle pres
  • 64 位 ALU 输出在 TestBench 波上显示高阻抗

    我必须制作一个 64 位 ALU 它接受 A 和 B 64 位输入 进位输入输入并输出 64 位结果以及 1 位进位输出 还有一个 5 位功能选择 FS 其中 FS 0 控制 B 是否反转 使用 2to1 多路复用器 F 1 对 A 执行相
  • 在vhdl中生成随机整数

    我需要在 vhdl 中生成 0 1023 之间的随机整数 但是我在互联网上找不到这方面的好资源 请问有人帮我吗 下面是生成范围 0 1023 内均匀 均匀 分布的整数的示例 请注意 floor必须在与最大值 1 相乘之后使用运算 在本例中为
  • 同时读取和写入寄存器

    我计划在 FPGA 上用 VHDL 设计一个类似 MIPS 的 CPU CPU 将具有经典的五级管道 没有转发和危险预防 在计算机体系结构课程中 我了解到第一个 MIPS CPU 用于在时钟上升沿读取寄存器文件并在时钟下降沿写入 我使用的F
  • 修改后的 baugh-wooley 算法乘法 verilog 代码不能正确乘法

    以下 verilog 源代码和 或测试平台可以很好地工作商业模拟器 iverilog https www edaplayground com x 3TuQ也形式化验证工具 yosys smtbmc https gist github com
  • Linux驱动程序DMA传输到PC作为主机的PCIe卡

    我正在开发一个 DMA 例程 将数据从 PC 传输到 PCIe 卡上的 FPGA 我阅读了 DMA API txt 和 LDD3 ch 15 详细信息 但是 我不知道如何从 PC 到 PCIe 卡上的一致 iomem 块进行 DMA 传输
  • PyOpenCL 中的时间测量

    我正在 FPGA 和 GPU 中使用 PyOpenCL 运行内核 为了测量执行所需的时间 我使用 t1 time event mykernel queue c width c height block size block size d c
  • UIO 设备上的 mmap EINVAL 错误

    在尝试使用 UIO 而不是直接映射后 我在 Xilinx Zynq 上映射物理内存时遇到问题 dev mem 虽然计划是以普通用户身份运行应用程序 而不是root这仍在运行root 显然 第一个映射成功 其余映射到同一个文件描述符12 de
  • verilog $readmemh 对于 50x50 像素 RGB 图像花费太多时间

    我正在尝试编译用于 FPGA 编程的 verilog 代码 我将在其中实现 VGA 应用程序 我使用 QuartusII 和 Altera 我正在尝试正确使用 readmemh 来逐像素获取图片 现在 我已经使用 matlab 将图片转换为
  • 在 Verilog 程序中使用连续分配?

    在 Verilog 程序中使用连续赋值是否可能和 或有用 例如 是否有任何理由将assign里面一个always堵塞 例如这段代码 always begin assign data in Data end 此外 是否可以用这种方法生成顺序逻
  • 可以购买哪些 FPGA(现场可编程门阵列)在家中进行实验? [关闭]

    Closed 这个问题不符合堆栈溢出指南 help closed questions 目前不接受答案 什么是 FPGA 在哪里可以买到 它们要花多少钱 您需要什么样的系统来试验它们 如何对它们进行编程 如果这是正确的术语 您能否使用普通 M

随机推荐

  • H5页面与vue的客户端交互

    工作中经常遇到一些奇怪的东西 我有个这样的需求 就是我写的vue项目被嵌套在别的h5项目页面下 so进入我的页面前需要判断他的h5页面有没有登录 这时候就需要我的客户端页面调用h5页面的登录方法 客户端页面 ios 安卓 两种都得交互h5页
  • 海康威视系统未连接服务器,ivms-4200客户端登入不了云服务器

    ivms 4200客户端登入不了云服务器 内容精选 换一换 本章节为您介绍以下内容 准备弹性云服务器作为GDS服务器在使用GDS导入导出数据之前 需要准备一台或多台与GaussDB DWS 集群在相同VPC内的Linux弹性云服务器 简称E
  • Redis使用总结(四、处理延时任务)

    引言 在开发中 往往会遇到一些关于延时任务的需求 例如 生成订单30分钟未支付 则自动取消 生成订单60秒后 给用户发短信 对上述的任务 我们给一个专业的名字来形容 那就是延时任务 那么这里就会产生一个问题 这个延时任务和定时任务的区别究竟
  • 简单讲解一下什么是ATT&CK框架

    点击 仙网攻城狮 关注我们哦 不当想研发的渗透人不是好运维 让我们每天进步一点点 简介 ATT CK框架由 MITRE 安全组织提出并列出了APT 高级可持续威胁攻击 的14个阶段涉及到206个安全技术点上千种攻击 检测手段 基本覆盖所有网
  • Mip-Nerf三维重建代码复现教程——环境配置

    Mip Nerf三维重建Pytorch使用Pycharm运行0基础教程 项目论文 项目Github 你好 这里是 出门吃三碗饭 本人 本文章接下来将介绍如何从0运行2020会议Mip Nerf的Pytorch版本 让你自己动手渲染第一个三维
  • 网络安全应急响应----1、应急响应简介

    目录 1 应急响应流程 2 PDCERT应急响应方法模型 3 应急响应常见事件 4 应急响应分析流程 网络安全应急响应 针对已经发生的或可能发生的安全事件进行监控 分析 协调 处理 保护资产安全 1 应急响应流程 2 PDCERT应急响应方
  • uni-App聊天功能的源码

    前言 泡泡IM uniapp版聊天源码是一套完整的基于uniapp开发的聊天软件源码 可编译成微信小程序 安卓 IOS APP聊天软件 H5网页聊天室 uniapp聊天源码未加密 无外部依赖 可私有化部署 可二次开发 文档全面 接口丰富 方
  • 仿kafka实现java版时间轮

    系统定时 超时 在我们平时的项目开发中 会设置系统的超时时间 比如在http接口中设置超时时间 在定时调度中也会用到 在jdk的开发的实现Timer和ScheduledThreadPoolExecutor DelayQueue定时调度中使用
  • React学习之扩展浅比较(三十四)

    注意 这玩意也已经被React PureComponent的功能取代了 这里依旧是提一下 主要是React v15的版本中的react with addons js 这些玩意还存在 哎 害人呐 引入 import shallowCompar
  • c#图像保存为icon

    Icon操作类 实现了将Image图像向Icon的转化 调用示例 Image pic Image FromFile D tmp 2 png IconTool SaveToIcon pic D tmp test2 ico class Icon
  • 5.x Linux RT-Preempt补丁和ARM平台RT-test编译

    1 在make menuconfig中 5 x版本内核的RT Preempt设置在General Setup下面 2 ARM平台的RT test编译 git clone git git kernel org pub scm utils rt
  • springboot 集成elasticsearch遇到的坑

    最近开始学习elasticsearch 所以就想着在springboot里面集成一下elasticsearch 结果遇到了不少麻烦 下面总结一下 但愿大家和自己以后都少走弯路 首先声明下 本人开始学习elasticsearch的时候 官网最
  • python-类变量(类属性),实例变量(实例属性),self作用

    类中定义的变量又称之为属性 类中定义的函数又称之为方法 类中 所有函数 方法 之外 此范围定义的变量 称为类属性或类变量 类中 所有函数 方法 内部 以 self 变量名 的方式定义的变量 称为实例属性或实例变量 类中 所有函数 方法 内部
  • nuxt3 pinia pinia-plugin-persistedstate

    安装pinia yarn add pinia pinia nuxt 或者使用 npm npm install pinia pinia nut 安装pinia plugin persistedstate npm npm i pinia plu
  • x-studio(Lua调试器,粒子编辑器,UI编辑器,代码编辑器,csb恢复工具)

    最新版本 x studio 10 0 9000 29 2020年4月14日更新 官网 https x studio net 官方教程 https docs x studio net x studio是一款强大的游戏开发IDE 由作者历时5年
  • 如何从零开始写小程序

    看了这篇文章 即使让我现在就从头写一个能够正常运行的小程序 也没有原本想象中的那么难了 在本文中 我们将会以一个具体的小程序为例 带领大家从零到一完成一个小程序的开发流程 并将这个小程序上传到 FinClip com 进行小程序提审与上架操
  • 信息收集之 绕过CDN获取真实IP地址

    作者主页 士别三日wyx 作者简介 CSDN top100 阿里云博客专家 华为云享专家 网络安全领域优质创作者 专栏简介 此文章已录入专栏 网络安全快速入门 CDN绕过 一 为什么要绕过CDN 二 如何识别CDN 1 nslookup解析
  • 多线程总结

  • Android 5.0 API新增和改进

    API 级别 21 Android 5 0 LOLLIPOP 为用户和应用开发者提供了新的功能 本文档介绍了最值得注意的新 API 有关新平台功能的扼要介绍 另请参阅 Android Lollipop 集锦 开始开发 要构建 Android
  • 硬件设计---了解电源篇

    1 概述 在高速电路设计中一块单板上常存在多种电源 3 3V 1 8V 1 2V 1 0V 0 9V 0 75V等 有时光是对FPGA供电就需要五六种电源 为了便于使用往往用户只需要提供一种或几种电源 然后经过板上电源模块转换到各个目标电源