你好，fpga

FIFO读写控制

如果在两个模块之间传输数据两个模块之间的处理速率不同会导致采集数据的遗漏或错误在他们之间加一个数据缓存器所有数据先经过缓存器缓存再输入数据接送模块创建两个模块一个作为发送模块一个作为接受模块发送模块检测到 fifo为空开

你好，fpga fpga开发