FPGA零基础学习之Vivado-锁相环使用教程
本系列将带来FPGA的系统性学习，从最基本的数字电路基础开始，最详细操作步骤，最直白的言语描述，手把手的“傻瓜式”讲解，让电子、信息、通信类专业学生、初入职场小白及打算进阶提升的职业开发者都可以有系统性学习的机会。
系统性的掌握技术开发以及相关要求，对个人就业以及职业发展都有着潜在的帮助，希望对大家有所帮助。本次带来Vivado系列，锁相环使用教程。话不多说，上货。
锁相环是我们比较常用的IP核之一。PLL的英文全称是Phase locked loop即锁相环，是一种反馈电路。具有分频、倍频、相位偏移和占空比可调的功能。在XILINX 7系列芯片中时钟资源包含了时钟管理单元CMT，每一个CMT都是由一个MMCM和一个PLL组成。对于使用者来说，当我们实现简单的分频时，设计者可以通过写代码的方式来进行分频，但是对于复杂的设计，比如倍频、相位偏移等设计时，写代码的方式就显得力不从心。此时就体现了学习锁相环的必要性。接下来我们一起了解一下锁相环的使用。
PLL锁相环由以下几部分组成：前置分频计数器、相位频率检测器电路、电荷泵、环路滤波器、压控振荡器、反馈乘法器计数器和后置分频计数器。在工作室，相位频率检测器检测其参考频率和反馈信号之间的相位差和频率差，控制电荷泵和环路滤波器将相位差转换为控制电压，压控振荡器根据不同的控制电压产生不同的振荡频率从而影响反馈信号的相位和频率。在参考频率和反馈信号具有相同的频率和相位后，就认为PLL处于锁相的状态。
本次实验我们将输出四个不同的频率波形，其中有两个相位相差180°。其中四个频率分别为100MHZ，30MHZ，10MHZ，10MHZ_180。
接下来我们首先先新建一个工程：
