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CDC问题的解决方案总结

2023-11-11

      CDC（不同时钟之间传数据）问题是ASIC/FPGA设计中最头疼的问题。CDC本身又分为同步时钟域和异步时钟域。这里要注意，同步时钟域是指时钟频率和相位具有一定关系的时钟域，并非一定只有频率和相位相同的时钟才是同步时钟域。异步时钟域的两个时钟则没有任何关系。这里假设数据由clk1传向clk2。

   单bit传输时，同步时钟域因为频率和相位关系都是已知的，可以推导的，所以不需要采用额外的硬件电路就可以解决CDC问题，只需要源数据在clk1端保持足够长时间即可。让其保持足够长时间有两个好处：即便出现亚稳态，也可以在两个clk2时钟周期后数据变得稳定下来，从而采到正确的结果。还可以防止低频采高频时，因为频率跟不上而导致数据丢失。

   单bit传输时，异步时钟域的传输就必须使用额外的电路模块（同步器）来保证数据正确的传输。最基本的同步器是双锁存结构的电平同步器，其余的同步器都是由其衍生而来。该同步器的基本原理，也是让数据至少在clk2的时钟下保存两个周期，消除亚稳态。当然同步器能解决异步时钟域的同步问题，自然也可以拿来解决同步时钟域的问题，毕竟同步时钟域更简单一些。

   实际的电路设计中，才不会管那么多细节，不管你是同步时钟域还是异步时钟域，只要是不同的时钟之间传数据，就加上同步器的结构，这当然是一种偷懒的解决办法。脉冲同步器就是这么一种万能的结构，对于单bit跨时钟域传输而言，使

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