Verilog 的`include和C语言的include用法是一样一样的，要说区别可能就在于那个点吧。
include一般就是包含一个文件，对于Verilog这个文件里的内容无非是一些参数定义，所以
这里再提几个关键字：`ifdef `define `endif（他们都带个点，呵呵）。
他们联合起来使用，确实能让你的程序多样化，就拿彬哥VGA程序说事吧。
首先，你可以新建一个.h文件（可以直接新建一个TXT，让后将后缀换成.h）其实这个后缀
没所谓，.v也是可以的，我觉得，写成.h更能体现出这个文件的意义。
lcd_para.h中内容如下：
// 640 * 480
`ifdef VGA_640_480_60FPS_25MHz
`define H_FRONT 11'd16
`define H_SYNC 11'd96
`define H_BACK 11'd48
`define H_DISP 11'd640
`define H_TOTAL 11'd800
`define V_FRONT 11'd10
`define V_SYNC 11'd2
`define V_BACK 11'd33
`
