参考：
MakeFile文件是什么——内容、工作原理、作用、使用
嵌入式操作系统linux篇（书）
Makefile伪目标
GNU make中文手册.pdf
在嵌入式开发中，一个工程中的源文件是非常多的，如果一个个编译会很麻烦，Makefile的出现解决了这个麻烦事，只要我们把Makefile写好，只需要“make”一下，整个工程完全自动编译，极大的提高了软件开发的效率。
下图显示了makefile在工程中的位置，一个目录都有一个makefile文件。
make是 一个命令解析工具，用来解释makefile中的规则，编译源代码，生成结果代码。一般来说，大多数的IDE都有这个命令，比如：Delphi的make，Visual C++的nmake，Linux下GNU的make。可见，makefile都成为了一种在工程方面的编译方法。从事嵌入式系统开发需要掌握好makefile的编写。
make+目标，让其完成你所指定的目标。 make 可以指定所有 makefile 中的目标，那么也包括“伪目标”，于是我们可以根据这种性质来让我们的 makefile 根据指定的不同的目标来完成不同的事。.PHONY关键字声明。它不代表一个真正的文件名，是一个“虚假”的目标。有时我们也可以将一个伪目标称为标签。
rm hello删除该文件。这样是可行的，但当一个工程变大，生成的中间文件很多，还要一个个删除就很浪费时间了。这时候，就需要在加一个规则,在这个规则中添加删除命令。然后在命令行执行meke+标签命令，即可删除可执行文件hello，如
clean是一个目标，在执行make时可以指定 clean这个目标来执行其所在规则定义的命令,也就是执行rm hello这个操作。也就是说，我们使用伪目标这种规则所定义的命令不是去创建目标文件，而是使用make指定具体的目标来执行一些特定的命令。 这里的clean还不是真正的“伪目标”，当在同一个目录下存在一个与该目标名一样的文件，这时候再去执行make clean 时，会提示该“clean”已经是最新了，如下图。
.PHONU关键字，用来说明clean这个是一个伪目标，如果当前目录下有跟目标一样的文件，还可以去执行make clean命令了。对于伪目标，就是只将它作为一个“命令”使用，而不是一个“文件”，所以每一次make这个伪目标，其所在的规则中的命令都会被执行。如图：
echo命令：该命令是Bash shell的一个命令，其功能用于打印字符串到终端上。在终端上输入echo “hello world”,它会输出原样输出hello world这个字符串。这个命令用于在编译或者调试过程中输出一些信息。
在makefile中，先不加echo命令的情况，如下图，make 执行命令行并把命令行的内容进行输出。我们称之为“回显”，就好像我们输入命令执行一样。这样make后生成了一个可执行文件hello。需要注意的是，由于在makefille中“$”具有特殊含义，因此如果想采用echo输出“$”，则必须用两个连着的“$”。还有，如果想显示“$@”符号，需要在前面加一个脱字符“\"。
如果前面加一个“@”符号，这时候在执行make命令时，这些命令执行时不会在终端上显示，生成了一个可执行文件hello。如下图
如果只加了echo，然后在执行如下图，这时候会把makefile文件中命令显示出来：echo gcc hello.c -o hello和gcc hello.c -o hello，但不会去生成可执行文件hello。echo命令就只是用来显示后面的内容。（注意：echo前面必须只有Tab键的长度，且至少有一个Tab，不能用空格代替，否则编译错误为: *** missing separator. Stop）
当通过上面的图片显示可以看到，显示了echo gcc hello.c -o hello的内容和gcc hello.c -o hello的内容，这样出现的内容就会很多余。这时候，在echo前面加个“@”符号，就不会显示echo行的内容，只显示echo后面的内容，而且如果echo后的内容是命令，make也不会去执行这个命令。如下图，这样我们可以使用@echo+要显示的内容，来显示一些调试信息。
通过一个例子来说明之前说写的内容：在一个目录里写了三个c文件，main.c、1.c和2.c，然后使用makefile文件去构建可执行文件main。（#号表示注释，类似c语言的//）
执行make命令，从下图可以看到，写的编译信息通过终端显示了出来。通过编译信息显示的顺序也可以知道，在make执行第一条规则时，由于条件main.o、1.o、2.o三个先决条件没有被构建，所以按从左到右的顺序去构建这三个条件，最后构建这三个条件后，执行第一个规则，将这三个条件去链接成可执行文件main。
使用ls -a命令可以看到，make结束后产生了一些中间文件：main.o、1.c、2.c。通过执行伪目标make clean去清除这些中间文件。
当工程文件变多，makefie文件会写的很庞大，这时就需要使用变量来使makefile内容变得简洁、具有可维护性。比如可以将上个图中的makefile改成下图：
makefile中的变量只代表文本数据（字符串）。
makefile中的变量名规则：
----变量名可以包含字符，数字，下划线
----不能包含“：”、“#”，“=”或“ ”
----变量名大小写敏感
对变量的引用采用$(变量名)或者${变量名}这两种方式。
变量可分为三种：1.用户自定义变量、2.预定义变量、3.自动变量
$(CC)替换成cc,$(RM)替换成rm -f：
常用的自动变量：
$@：代表规则中的目标文件名。如果目标是一个文档（ Linux中，一般称.a文件为文档），那么它代表这个文档的文件名。在多目标的模式规则中，它代表的是哪个触发规则被执行的目标文件名（当目标有多个时）。如下图，第一个规则中$@代表libtest.a文件，第二个规则中$@代表1.o、2.o文件.。
$%：规则的目标文件是一个静态库文件时，代表静态库的一个成员名。例如，规则的目标是“foo.a(bar.o)”，那么，“$%”的值就为“bar.o”，“$@”的值为“foo.a”。如果目标不是函数库文件，其值为空。如下图。
$<：规则的第一个依赖文件名。如果是隐含规则，则它代表通过目标指定的第一个依赖文件。
$?：所有比目标文件更 新的依赖文件列表，空格分割。如果目标是静态库文件名，代表的是库成员（ .o文件）的更新情况。
$^：规则的所有依赖文件列表，使用空格分隔（当依赖有多个时）。如果目标是静态库文件名，它所代表的只能是所有库成员（ .o文件）名。一个文件可重复的出现在目标的依赖中，变量“$^只记录它的一次引用情况。就是说变量“$^”会去掉重复的依赖文件。如下图，在规则1中目标是静态库，所以$^代表该静态库的成员1.o、2.o
$+：类似“$^”，但是它保留了依赖文件中重复出现的文件。主要用在程序链接时，库的交叉引用场合。
GNU make 中，一个变量的定义有四种方式（或者称为风格）。我们把这四种方式定义的变量可以看作变量的四种不同风格。变量的这四种不同的风格的区别在于： 1. 定义方式； 2. 展开时机。
=”或者使用指示符“define”定义的变量。$(name1)”被替换为$(name2)”，接下来“$(name2)”被替换为“$(name3)”，最后“$(name3)”被替换为“小明”。整个替换的过程是在执行“echo $(name1)”命令行时进行的。
其优点是：这种类型变量的定义时，可以引用其它的之前没有定义的变量（可能在后续部分定义，或者是通过 make 的命令行选项传递的变量）。
：=”定义的变量。
所谓隐式，就是有些中间的规则不用写出来，make 会在自己的“隐含规则”库中寻找可以用的规则，如果找到，那么就会使用。如果找不到，那么就会报错。在之前所写的规则都是显式的。在下面例子中，make 调用的隐含规则是，把[.o]的目标的依赖文件置成[.c]，并使用 默认规则“$(CC) $(CFLAGS) $(CPPFLAGS) -c -o”来生成[.o]的目标，这样就不用再写将.c文件编译成.o的规则了。三个.o文件构建后，因为该规则没有命令，然后就不会去生成可执行文件a.out。
这里需要注意的是，使用隐式规则是会使用到一些变量（比如预定义变量），这里的CFLAGS、CPPFALGS是无默认值的，如果不给这些变量赋值，这些值是”空“的。如果给这些赋予一些参数，如下图，这样在执行默认规则时就会显示出来了。
在规则中添加生成可执行文件a.out的命令,如下图
模式规则中，至少在规则的目标定义中要包含"%"，否则，就是一般的规则。目标中的"%“定义表示对文件名的匹配，”%“表示长度任意的非空字符串。例如：”%.c“表示以”.c“结尾的文件名 ， 而"s%.c"则表示以"s"开头、”.c"结尾的文件名 。从下图可以看到，main.o : main.c 、1.o : 1.c、2.o : 2.c 三个规则都相同，可以使用模式规则把这三个规则写成%.o : %.c。
这里需要注意的是，前面a.out : $(OBJS)原来是隐式规则，然后这里使用了模式规则，从.c文件生成.o文件的规则不在按照隐式规则的规定去生成，而是按照模式规则的规定。如下图，执行make后按照模式规则里面的命令去执行。
