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一、信号完整性是指在高速电路设计中由互连线所引起的所有问题。
摘要: 描述了高速PCB电路板信号完整性设计方法. 介绍了信号完整性基本理论, 重点讨论了如何采用高速PCB设计方法保证高速数采模块的信号完整性,
关键词:信号完整性; PCB设计;
集成电路芯片构成的电子系统朝着大规模、小体积、高速度方向发展, 信号的工作频率也不断提高, 使得PCB的布局布线密度变大, 输出开关速度过高, 引起信号延迟、时序问题及串扰、传输线效应等信号完整性问题, 从而导致系统工作不稳定, 甚至完全不工作. 因此, 如何在系统设计以及板极设计中考虑到信号完整性的因素, 并采取有效的控制措施, 成为一个设计成功的关键因素 . 文中在对信号完整性设计的基本理论做出一个完整的阐述。
信号完整性( S igna l Integrity, S I)是指在信号线上的信号质量, 是信号在电路中能以正确的时序和电压做出响应的能力. 当电路中信号能以要求的时序、持续时间和电压幅度到达IC 时, 该电路就有很好的信号完整性。
引起信号完整性问题的因素很多, 主要因素有延迟、反射、串扰、地弹以及电磁干扰. 信号时延主要表现为信号在逻辑电平的高、低门限之间变化时, 保持一段时间信号不跳变. 过多的信号延时可能导致时序错误和器件功能的混乱. 信号延时的原因包括驱动过载和走线过长. 传输时延与信号线的长度、信号传输速度。
反射, 即为传输线上的回波. 反射信号产生的主要原因是过长的走线、未被匹配终端的传输线、过量电容或电感及阻抗失配. 当一根信号线上有信号通过时, 在PCB板上与之相邻的信号线上就会感应出相关的信号, 这种现象称之为串扰. 信号线距离地线越近, 线间距越大, 产生的串扰信号越小. 地弹是指当电路中有大的电流涌动时产生的地平面反弹噪声. 电磁干扰包括产生过量的电磁辐射及对电磁辐射的敏感性两个方面. EM I产生的主要原因是电路工作频率太高及布局、布线不合理.
高速数据采集系统原理框图如图1所示, 此高速数据采集系统体积小巧轻便,致使电路板布局布线密度高; 系统时钟运行频率为100MH z以上, ADC 芯片转换率在125MH z左右, 属于高速系统; 同时系统工作还需多种电源供电, 因此对其分析必须全面考虑信号完整性
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图1数据采集系统原理框图
高速电路由于集成度高、芯片密度大以及布线紧凑的原因, 一般采用多层板来降低板中的相应干扰. 叠层设计要考虑器件密度、总线的布线密度、电路功能以及电磁兼容等多方面因素. 合理的叠层设计是对大多数信号完整性问题和EMC问题的最好防范措施.
综合考虑多方面因素, 系统电路板采用4层叠层设计, 分别为顶层元件为信号层,第2层为信号地层, 第3层为电源层, 底层为元件及信号层. 这种设计具有如下特点: 电源层和地层紧密耦合, 形成大 电容!补充地弹效应中需要的电荷; 信号层紧靠大面积铜箔, 为信号提供优良回路, 减小反射与天线效应; 中间层地平面和电源平面, 能有效降低电源阻抗与地阻抗, 减小传导干扰.
布局设计是设计PCB电路板中的至关重要的环节, 良好的布局能使电子电路获得最佳性能, 能有效减少信号完整性问题. 布局过程中, 要结合结构设计的尺寸要求和器件的布线要求, 依次合理规划出主要器件的位置 . 对于图1所示的数据采集系统而言, 需以FPGA为中心构建高速互连网络. 在主要芯片确定位置后, 根据电路的功能单元, 对电路的全部元器件进行布局. 对电路的全部器件布局时, PCB电路板设计应遵循以下原则:
1)按照电路的流程安排各个功能电路单元的位置, 使布局便于信号流通, 并使信号尽可能保持一致的方向;
2)尽可能缩短高频元器件之间的连线, 设法减少它们的分布参数和相互间的电磁干扰;
3)电源要避开高速信号线以防止电源干扰;
4)模拟电路与数字电路分开设计, 减小信号间干扰;
5)匹配电阻靠近器件输出或输入管脚, 减小传输线 过冲!与 欠压!问题;
6)在高频下工作的电路, 要考虑元器件之间的分布参数. 应尽可能使元器件平行排列. 这样, 不仅布局美观, 而且装焊容易, 易于批量生产.
印刷电路的成本与层数、基板的表面积成正比, 在不影响系统功能、稳定性等前提下, 应尽可能地用最少层数满足实际设计需要, 从而致使布线密度不可避免地增大, 走线宽度越来越小. 走线宽度越细, 间隔越小, 信号间串扰就越大, 其能传送功率越小. 因此, 走线尺寸的选择必须考虑到各方面的因素. 在设计图1所示的数据采集系统电路板时布线设计遵循以下原则:
1)应尽可能地减少高速电路器件管脚间引线的弯折, 采用45∀折线, 减少高频信号对外的反射和相互间的耦合.
2)尽可能地缩短高频电路器件管脚间的引线以及管脚间引线的层间交替.
3)高频数字信号走线应尽可能远离模拟电路和控制电路.
同时, 在设计图1所示的数据采集系统电路板时, 考虑到实际情况, 为了保证高速下的精确性, 其模拟输入与时钟为差分形式. 因为差分信号幅度相等且方向相等, 所以两条信号线产生的磁场彼此互相抵消, 因此能有效降低EMI。 差分线的间距往往会导致差分阻抗的变化, 差分阻抗的不一致将严重影响信号完整性及
时延. 为此, 实际差分布线应遵循以下原则 :
1)差分信号的两条信号线相互间长度差必须控制在信号上升沿时间的电气长度的20%以内;
2)差分走线必须满足背靠背原则, 且在同一布线层内;
3)差分布线的线间距至少大于等于1 倍以上线宽; 而差分走线与其他信号线间间距应大于三倍的线宽.
综合上述因素, 在后续仿真分析时, 对于ADC 的输入差分线宽设为8mil 差分线间距设为8mil 差分线长度差设为30m il系统中, 电源、地线的布线也同样至关重要, 如设计不合理容易引起干扰, 致使产品性能下降. 在对电源及地线布线时, 应尽量把电源、地线所产生的噪音干扰降到最低限度, 以保证产品的质量. 实际设计时, 对电源、地线的处理遵循以下原则:
1)电源、地线间加退耦电容; 适当加宽电源、地线的宽度. 使地线、电源线、以及信号线之间的关系满足:地线宽度> 电源线宽度> 信号线宽度;
2)对数字电路采用较宽的地导线以构成回路, 作为地网来使用;
3)采用大面积铺铜方式处理顶层、底层, 用以增强抗噪能力.
总结：信号完整性设计贯穿于高速PCB 设计全过程, 为保证良好的信号完整性, 高速PCB设计要遵循设计原则. 本文从叠层规划、布局设计及布线要求等方面总结了信号完整性设计的一般方法. 为进行仿真设计提供良好的理论基础。
信号完整性(SI)概述_网络拓扑图中si是什么_大不列颠小小咸鱼的博客-CSDN博客
信号具备信号完整性是指在不影响系统中其他信号质量的前提下，接收端能够接收到符合逻辑电平要求、时序要求和相位要求的信号。信号完整性设计的根本性目标是保证信号波形的完整和信号时序的完整。
宏观的信号完整性问题可以分为四类：
(1)、单条传输线的信号完整性问题。
(2)、相邻传输线间的信号串扰问题。
(3)、与电源和地相关的电源完整性问题(PI)。
(4)、高速信号传输的电磁兼容性问题(EMC)。
一个信号的完整性问题，是由组成信号网络的三要素：驱动、负载、互连体共同决定的。互连体的概念不仅是单条传输线的传输特性，而是整个网络结构的传输特性。下图是几种常见的网络拓扑结构。
其中各个网络拓扑结构的特点如下图所示。
原文链接：https://blog.csdn.net/weixin_40877615/article/details/93594921
什么是 信号完整性？可能很多人仍然感觉这个词很陌生，尤其是哪些没有接触过所谓高速PCB的工程师来说更是如此。于博士网就给大家做一个直观的说明。
我们在用示波器测量PCB板上信号时，经常会在信号的波形上发现一些奇怪的现象：比如信号跳变后会产生很大的尖峰毛刺，可能尖峰后面还会有上下起伏波动。有时候信号的边沿会出现一个平台，有点像人的肩膀。还有时你可能会遇到信号的边沿不是平滑上升的，会出现一个回沟，上升到中途突然跌落下来然后再继续上升。回想一下，你是否遇到过类似情况？这些现象就是信号完整性问题的典型表现。
信号完整性一词没有一个唯一的规范定义，通常是指高速PCB中由于信号、互连结构、电源系统等因素相互作用，最终使信号产生扭曲畸变的一种现象。这时可以说信号在传输过程中被破坏了，变得不完整。
信号波形畸变，可能造成接收端无法正确接收信号，从而导致电路无法正常工作。试想一下，接受信号的时候，需要有一个边沿来采样判断是0还是1，但这是如果由于信号的扭曲，本来是高平波形确跌落到了高电平门限阈值一下，就可能会被误判为0，出现接收错误。
信号完整性 问题，必须引起硬件工程师的足够重视。有时可能只有几MHz速率的信号，也会因为信号完整性问题而让产品频繁出现故障。很多人在调试的时候一旦发现PCB出现问题，就开始漫无目的的调试，改改这、动动那，什么时候碰巧PCB勉强可以工作了，终于长出一口气。往往搞的人精疲力尽，非常痛苦。其实只要了解一点信号完整性知识，完全可以避免调试PCB时的种种痛苦和折磨。
你开始注意PCB上的信号完整性问题了么，于博士网为了减轻硬件工程师设计和调试压力，正在努力普及信号完整设计方法，帮助企业减少打板次数和调试时间。
