FPGA实现数码管数字累加

2023-10-27

一、基本原理
FPGA数码管简单显示
简单数码管原理上文介绍过,本文主要介绍视觉在1ms内感知不到数码管数字来回切换的变动,1ms内数字跳变,眼睛感知是数字一直在显示。
二、代码原理
1、显示模块:
(1)根据需要显示的数字,取出个、十、百、千位数字分为存储至寄存器。
(2)编制计数器,1ms
(3)根据取出的最高位,确定位选的1ms变换显示的位数。
(4)把需要显示的数字,转换成BCD码。
(5)根据每个时钟位选的位置,把相应的BCD赋值给段选信号。
(6)根据时钟显示段选信号。
2、编制驱动模块:100ms数字累加一次。累加至9999置零。
3、编制顶层模块:调用显示模块与驱动模块
三、代码编写
1、显示模块
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2、驱动模块
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3、顶层模块
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四、测试代码
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五、总结
1、整体思路,想清楚,再下手。
2、细节还是多注意。

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